Typischer Design Flow Die Übergabe der Entwicklungsdaten wird so ausführlich gestaltet, wie Sie es für Ihre Implementierung benötigen.
	Erfolg ist oft eine Frage des richtigen Timings! Je nach Wunsch wird Ihnen der komplette Design-Flow angeboten - vom Schreiben der Spezifikation bis zu den fertigen Programmierdaten, die Sie dann nur noch in Ihr System einbringen müssen. Die Design-Eingabe erfolgt mittels VHDL oder Verilog. Auch IP-Cores und Design-Reuse Elemente können an dieser Stelle eingebracht werden. Mit der VHDL oder Verilog-Testbench ( siehe auch Spezialgebiet Verifikation ) wird das Design durch Simulation verifiziert. Das verifizierte Funktionsmodell wird synthetisiert, d.h. in Gatter umgesetzt und anschließend in die bausteinspezifische Netzliste gemappt. Im Implementierungsschritt wird die Plazierung und Verdrahtung der verwendeten Logikelemente durchgeführt. Dann wird neben der statischen Timinganalyse immer eine Timingsimulation durchgeführt, um Ihnen die Sicherheit zu geben, dass auch asynchrone Taktübergänge und andere Setup- und Hold-Time-Probleme erkannt und gelöst werden.